後FinFET時代,電晶體將走向何方?

原標題:後FinFET時代,電晶體將走向何方?

來源:內容由半導體行業觀察(ID:icbank)編譯自imec,謝謝。

規劃,這就引發了大家對電晶體未來的擔憂。那麼究竟到了1nm之後,製程世界需要怎樣的支援?未來的工藝又會走向何方?我們來看一下IMEC專家的分享。

FinFET電晶體結構是當今半導體行業的主力。但是,隨著微縮的繼續,人們不希望出現的短溝道效應需要引入新的電晶體結構。在本文中,imec的3D混合微縮專案主管Julien Ryckaert勾勒出了向2nm及更高技術節點發展的演進之路。在這條激動人心的道路上,他介紹了nanosheet電晶體、forksheet器件和CFET。這些想法的一部分已在2019年IEEE國際電子器件會議(IEDM)上發表。

FinFET:當今最先進的電晶體

在每一代新技術中,晶片製造商都能將電晶體規格縮小0.7倍,在器件層面上實現15%的效能提升、50%的面積增益、40%的功耗降低和35%的成本降低。幾年前,業界為了維持這種微縮路徑,從“老式”的平面MOSFET過渡到FinFET電晶體架構。在FinFET中,源極和漏極之間的溝道呈鰭狀。柵極環繞這個3D溝道,從溝道的3個側面進行控制。這種多柵極結構可以消除短溝道效應,短溝道效應會在柵極長度縮短時降低電晶體的效能。

出色的短溝道控制至關重要,因為它為器件微縮奠定了基礎——允許更短的溝道長度和更低的工作電壓。

2012年,首批商用22nm FinFET問世。從那時起,FinFET架構得到了改進,以提高效能和減少面積。例如,FinFET的3D特性允許增加鰭片高度,從而在相同的封裝面積上獲得更高的器件驅動電流。如今,工業界正在加緊生產“內含”FinFET的10nm/7nm晶片。在最先進節點的單元層面,標準單元的Track高度為6T(這是單元面積的量度標準),每個器件的鰭片數量低至2個。

垂直堆疊的nanosheet:進化的一步

但隨著微縮至5nm以下,預計FinFET將失效。在減小柵極長度時,FinFET結構反過來不能提供足夠的靜電控制。除此之外,向更低Track高度標準單元的演進需要向單鰭片器件過渡,即使鰭片高度進一步增加,單鰭片器件也不能提供足夠的驅動電流。

然而,隨著技術節點的變化,半導體行業並不急於轉向其他電晶體架構。一些甚至決定在某些節點上停留更長時間。但仍有一些應用——如機器學習、大資料分析和資料中心伺服器——需要最新的“通用”CMOS解決方案。利用這種通用的CMOS解決方案,在同一個技術節點中的同一個電晶體結構可以用於執行晶片上的所有功能。

此處,垂直堆疊的nanosheet電晶體可以救急。它們可以被認為是FinFET器件的自然進化。想象一下,將一個FinFET側放,然後將其分成獨立的水平薄片,這些薄片構成了溝道。現在,一個柵極完全環繞在溝道上。與多柵極FinFET相比,nanosheet的這種柵極全包的特性提供了更出色的通道控制能力。同時,溝道橫截面在3D體積中的更優化分佈,優化了單位面積的有效驅動。

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從FinFET到nanosheet的自然進化

對於微縮助推器的需求

在6T和5T的低單元Track高度下,向nanosheet器件的遷移成為最佳選擇,因為此時鰭片的減少會降低傳統的基於鰭片的場效應電晶體的單元中的驅動電流。

但是,如果不引入結構化的縮放助推器,如埋入式電源線和環繞式觸點,就不可能將Track高度(以及單元面積)從6T降低到5T。

電源線(Power rails)為晶片的不同元件供電,傳統上在晶片的BEOL(即Mint層和M1層)中以金屬線的形式實現。然而,在那裡,它們佔據了相當大的空間。在埋入式電源線結構中,電源線埋在晶片的前端線路中,以幫助釋放互連的走線資源。此外,它們為因節距微縮而導致BEOL電阻增加的技術提供了較低的電阻區域性電流分佈。通過從後道工序移除電源線,標準單元高度可以從6T進一步降低到5T。

下一步:縮小p和n之間的間距

隨著track高度越來越小,進一步降低單元高度將要求單元內nFET和pFET器件之間的間距更加緊密。然而,對於FinFET和nanosheet器件來說,工藝限制限制了這些n和p器件的結合。例如,在FinFET架構中,n和p之間通常需要2個虛擬鰭片間距,消耗了高達40~50%的總可用空間。

為了擴充套件這些器件的可微縮性,IMEC最近提出了一種創新的替代架構,稱為forksheet器件。forksheet可認為是nanosheet器件的自然延伸。

與nanosheet器件相反,這些sheet現在由分叉的柵極結構控制,這是通過在pMOS和nMOS器件之間引入介質層來實現的。該介質層讓p柵極溝槽與n柵極溝槽實現物理隔離,從而允許更緊密的n到p間距。

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從FinFET到nanosheet,再到forksheet的自然演化。

用於製造forksheet器件的工藝流程類似於用於製造nanosheet器件的工藝流程,只有幾個額外的工藝步驟。n和p之間的介電隔離甚至有一些工藝上的優點,例如,填充功能金屬的工藝更加簡化。除了這一製程視窗的增強之外,由於n-p分離的大幅減少,forksheet預計將具有更卓越的面積和效能可微縮性。

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forksheet工藝流程中的關鍵步驟,顯示了active patterning後的介電層形成步驟。

Forksheet器件:改進效能和麵積

imec的研究人員最近使用TCAD模擬來量化forksheet器件架構的預期功率效能面積(PPA)潛力。正在研究的器件以imec的2nm技術節點為目標,採用42nm的接觸柵距和金屬間距為16nm的5T標準單元庫。所提出的包括諸如埋入式電源線和環繞式觸點等微縮助推器。

與nanosheet 器件相比,我們計算出速度提高了10%(恆定功率),功率降低了24%(恆定速度)。這種效能提升的部分原因是由於柵極—漏極重疊較小而導致的(寄生)密勒電容減小。可用空間還可用於增加片寬,從而提高驅動電流。最後,可以利用n-to-p分離減少來將track 高度從5T縮小到4.3T,從而減小20%的單元面積。當在SRAM設計中實現時,模擬結果顯示,在8nm p-n間距的情況下,單元面積微縮和效能提高了30%。

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SRAM的半個單元佈局:a) FinFET,b)GAA nanosheet ,c)forksheet。由於p-n間距不受柵極擴充套件(gate extension:GE),柵極切割(gate cut:GE)或虛擬鰭狀柵極褶皺(dummy fin gate tuck:DFGT)的限制,因此forksheet 可以提供高達30%的位單元高度微縮比例。

forksheet 可視為從平面到FinFET以及垂直堆疊nanoshee自然演進的下一步。上述特性證明了其作為2nm技術節點的終極邏輯“通用”CMOS器件的潛力。在進一步的研究中,我們需要解決將這些器件完全投入製造的工藝挑戰。

CFET:走向3T邏輯標準單元之路

超過5T之後,單元高度的進一步降低主要受到可佈線性問題的限制,這應在邏輯塊層面進行評估。優化可佈線性會將我們帶入CFET或互補FET器件,從而進一步推動了摩爾定律的發展。

CFET的概念在於將nFET“摺疊”在pFET之上(fin-on-fin或sheet-on-sheet),從而充分利用了器件3D微縮的潛力。

由於具有堆疊的性質,CFET擁有2個區域性互連層,這為內部單元佈線和減小單元面積提供了更大的自由度。單元之間的佈線也可以大大改善。

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CFET架構形成具有2級區域性互連的堆疊式p-n CMOS基本結構。

初步評估表明,基於FinFET的4T CFET可以達到甚至超過5T“標準”FinFET器件的標準單元功耗效能指標。它還可以生產標準單元和SRAM單元,其佈局面積縮小25%。基於奈米片的CFET可以提供額外的效能提升,對於縮小到3T邏輯標準單元是必要的。

結論

在本文中,imec提出了最終實現2nm級邏輯器件以及更先進技術節點的發展路徑。在今天的主流FinFET之後,出現了nanosheet器件,nanosheet器件提供了出色的溝道控制功能,以有限的額外工藝複雜性提供了卓越的溝道控制。如果輔以微縮助推器,5T track高度的標準單元就會觸手可及。

下一步,forksheet可能會進場,由於減少了n到p的間距,因此提供了通往4.3T單元的路徑。初步模擬證實了其在2nm技術節點上的潛力。CFET作為最緊湊的CMOS結構,為3T邏輯標準單元帶來了希望。

後FinFET時代,電晶體將走向何方?

從FinFET到nanosheet、forksheet ,再到CFET……

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